快速反应智能安全监控系统的设计与实现:jbo竞博体育官网

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本文摘要:摘要:设计了高速响应嵌入式智能安全监控系统,构建了运动目标的跟踪、定位,缓慢捕获了人脸图像。

摘要:设计了高速响应嵌入式智能安全监控系统,构建了运动目标的跟踪、定位,缓慢捕获了人脸图像。使用模式识别和图像处理技术分析面部特征,提取该特征量,与面部库中的特征量进行规定的展开,判别是否是非法者,如果是非法者则启动警报程序。随着人们生活水平的提高和安全性防止意识的加强视频监控系统得到了广泛的应用。现在的监视有很多PC,无法发挥非常简单的视频记录功能,同时需要专家的监视画面。

对于少人出入的最重要的地方,人工监视屏幕是很难的,另外,PC机必须搭载大容量的硬盘来保持所有的视频图像,硬盘的使用量很大。针对这种情况,设计了无人值班的监视系统。系统在无人进入监视范围时不留下影像,在进入监视范围时启动影像记录程序,同时自动缓慢地捕捉脸部,使用模式识别和图像处理技术分析脸部的特征,提取其特征量,赋予脸部库的特征量,是否为非法者平时不怎么有人的情况下,使用该监视系统可以增加数据容量,增加监视人员,还可能错过监视对象。

本系统是基于上一代产品对硬件电路设计和软件算法的改进。实践证明,系统的反应速度、鉴定处理速度等有了很小的提高。

1系统描述了照相机在主系统的控制下工作,如果移动目的地没有转移,照相机的数据就不被存储。摄影者转移后,主系统立即控制照相机,追踪非法转移到注册区域的人体,在跟踪中定位脸部,缓慢准确地提供该脸部图像,同时启动视频功能。然后,用一系列的数字图像处理方法对面部图像进行分析处理,确认是否是非法侵略,如果是,就启动警报系统。

可以使用多个这样的子系统来构成一个监视网络,各子系统经由网络连接到监视中心。由于每个子系统都具有智能监视功能,监视中心只有一个值班人员,因此无法监视20个以上的监视点,大大减少了人员的使用。

2系统的硬件结构由于该系统处理的数据量少,拒绝实时性强,所以用DSP和FPGA组合的方法追加图像数据收集芯片和存储器芯片,包括核心图像处理单元。还配备了本地警报模块、网络传输等,包括原始的监视系统。系统结构框图如图1右图所示。

与以往的系统相比,本系统将原本作为数据缓冲器处理的FPGA设计成多个触摸芯片,控制数据的输出调整和输入警报,释放DSP,没有进行专门用于图像处理和传输的改良。这样可以提高数据的处理速度,提高系统的响应速度。2.1系统主芯片的组合(1)图像收集芯片使用TVP5150。

TVP5150是一种高性能视频解码器,功耗非常低,反对NTSC/PAL/SECAM等格式。长时间工作时,其功耗只有115mW。通过设定内部寄存器,需要将模拟图像信号切换为YUV4:2:2格式的ITU-RBT.656数字信号,发送到DM642展开处理。

(2)为了获得系统的快速响应能力,图像处理芯片的自由选择是最重要的,综合各方面的要素,DSP与TI公司专用多媒体芯片TMS320DM642 (全称DM642 )组合。DM642基于C64x内核,以720MHz的时钟频率操作,每条命令周期可分段8条32位命令,可超过5760MIPS的峰值计算速度[6]。DM642使用了二级内存结构(L1和L2 ),大大提高了程序的运行速度。

片上64位externalmemoryinterface (EMIF )模块可以与SDRAM和Flash等内存无缝连接,在很大的地方临时存储大量数据。DM642还包括三个专用视频端口(VP0~VP2 ),用于交接和处理视频和音频数据,扩展系统功能非常方便。另外,从DM642附带的EMAC端口和EMTF端口展开的ATA端口为了处理完成后发生的大量数据而取得了存储器地下通道[5]。DM642必须另外追加存储程序和存储器数字视频的SDRAM(4M64bit )和存储在烧结程序中展开ROM引线的FLASH(4M8bit )。

(3)FPGA管理系统构建的逻辑、输入控制、内部存储器的定时控制。为了构建图像的动态收集和处理,需要进行视频收集和图像处理的阶段性工作。

把收集到的图像数据发送到DSP之前的内存模块设计很重要,设计的好坏直接影响系统的反应速度。为了提高数据存储器的加载速度,利用FPGA内部资源将高速双端口RAM构筑为内部存储器,通过交错展开数据帧的处理,同时展开数据收集和处理,其内部结构如图2的虚线框内右图所示收集的数字视频信号在再次被滤波后被发送给逻辑单元a,a管理生成时钟和数据逻辑的控制。输出的视频数据信号在a的控制下进入缓冲寄存器b和c,在控制单元d的控制下发送到2端口RAM。

为了构建动画的收集和处理,为了使基于FPGA的图像数据的缓冲器和基于DSP的图像数据的加载同步,将RAM分割为大的两个块,即RAM1和RAM2。在系统运行期间,作为缓冲区使用的图像数据将在FPGA分类缓冲区后的图像信号加载到该存储区。另一个是DSP用于图像数据的加载,DSP需要对这个存储库的数据展开运算。

该存储器结构的另一个特征是对FPGA和DSP的双端口RAM的传输速率进行往返变换。由于DSP加载RAM的速度小于FPGA导出RAM的速度,所以转换信号只有FPGA接收。

当FPGA分类缓冲区的数据写入RAM1时,FPGA向DSP接收中断信号。此时,DSP加载RAM1的数据,同时FPGA的缓冲数据加载到RAM2。当数据写入RAM2时,FPGA再次向DSP接收中断信号,DSP加载RAM2的数据,同时加载FPGA的缓冲数据RAM1。

通过同时展开这样交错构建的图像数据的读出,提高了数据处理的速度。FPGA的自由选择更重要,内部RAM的资源要求系统的响应速度。在旧世代的系统中,FPGA资源很少,足以存储1帧的图像,因此无法阻塞展开数据的读取,需要控制逻辑。

对于1帧720576的图像,共计414720像素,每像素8bit,即共计414KB的数据。


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